岗位职责：
与架构团队合作制定微架构；
开发模块RTL，有DDR、PCIE、NIC总线、视频编解码等任一经验者优先考虑；
与验证团队合作制定验证计划，功能debug，分析和提高验证覆盖率直到验证收敛；
与后端团队合作收敛时序；负责性能，功耗和面积（PPA）优化；
任职要求：
掌握verilog，system Verilog，精通逻辑设计知识；
具有3~10年逻辑设计经验，熟悉从微架构、RTL coding、综合等流程；
熟悉覆盖率驱动，有约束随机验证方法学并有相关经验；
熟悉计算机体系结构、GPU架构者优先；具备良好的沟通能力、独立工作能力和团队驱动能力，以及分析问题和解决问题的能力，能协调各相关团队推动方案完成
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